<h1>Brug af chiplet designsæt til at hjælpe med at bane vejen for 3D IC heterogen integration</h1>
<blockquote>Et par år senere optrådte de første processorer med især Intel 4004, relativt enkel i dag. Så blev processorerne mere komplekse.</blockquote>
<h2> Fremkomsten af ​​chipletter</h2>
<p>Efter en diskussion i JZDS og om uenighed fortalte jeg mig selv, at det at skrive en artikel om chipletterne ville være fordelagtigt for det største antal. Og ville holde et skriftligt spor i modsætning til hvad der kan ske med JZDS <br />I stedet for at skrive en meget lang billet, foretrak jeg formatet for artiklen for at få lidt mere i detaljerne. Jeg håber at kunne lære dig, hvad chipletterne er, hvorfor denne teknologi blev skabt, og hvorfor den vil udvikle sig i de kommende år.</p>
<ul>
<li>Præambel</li>
<li>Chiplet, Quésaco ?</li>
<li>Økonomiske aspekter af chipletter</li>
<li>To eksempler: AMD og Intel (Altera)</li>
</ul>
<h2> Præambel </h2>
<p>Denne artikel taler om computer, elektroniske og arkitekturbegreber om computere, der kan fremføres nok til visse læsere. Jeg tilbyder dig lidt popularisering i denne præambel for at forstå lidt bedre, hvad vi taler om.</p>
<p>For purister vil der blive foretaget genveje, denne popularisering kan muligvis indeholde frivilligt upræcise oplysninger for at lette forståelsen.</p>
<h2> Chiplet, Quésaco ? </h2>
<p>Lad os starte med det sværeste, definere, hvad en chiplet er ! <br />Faktisk optrådte udtrykket chiplet i 1970’erne, men dens anvendelse er hovedsageligt taget af i de senere år, for dem, der er interesseret i komplekse processorer eller elektroniske chips, såsom FPGA (chips, hvis interne logiske døre kan omprogrammeres). For de andre, i bunden af ​​rummet, har du måske aldrig hørt om dette udtryk, vi vil afhjælpe det !</p>
<p>Lad os gå tilbage til grundlaget for, hvad en elektronisk chip er: et stykke indgraveret silicium (de berømte transistorer), der er indkapslet i en sag. Med krydsningskomponenterne forbinder små guld- eller sølvtråde benene på komponenten til det stykke silicium. I begyndelsen består chipsene af transistorer indgraveret med temmelig grove opløsninger (sammenlignet med i dag), og funktionerne var ganske basale: logiske døre, operationelle forstærkere osv. Det var dog allerede enorme fremskridt med hensyn til miniaturisering !</p>
<p>På det tidspunkt havde komponenterne krydset benene, og det er nødvendigt at forbinde siliciumchippen til disse ben. Det er lavet med tynde sønner af sølv eller guld, der svejses mellem chippen og benene inde i sagen.</p>
<p> <img src=”https://upload.wikimedia.org/wikipedia/commons/thumb/6/64/Intel_8742_153056995.jpg/311px-Intel_8742_153056995.jpg” alt=”Intel 8742 Processor – Synlige bindingstråde” /></p>
<p>Et par år senere optrådte de første processorer med især Intel 4004, relativt enkel i dag. Så blev processorerne mere komplekse.</p>
<p>Fra 1970’erne udviklede IBM MCM -komponenter (<em>Multi-chodu</em>) inklusive flere siliciumchips i en enkelt sag. Men denne teknologi vil hovedsageligt udvikle sig i slutningen af ​​90’erne. Vi kan bemærke Pentium Pro of Intel frigivet i 1995. Denne processor inkluderede to siliciumchips: en til processoren strengt taget og en anden til L2 -cachehukommelse (en bufferhukommelse mellem processor.</p>
<p> <img src=”https://upload.wikimedia.org/wikipedia/commons/thumb/e/ef/Pentiumpro_moshen.jpg/293px-Pentiumpro_moshen.jpg” alt=”Intel Pentium Pro 256KB” /></p>
<p>Som vi kan se på billedet, har de to chips omtrent samme størrelse, og Intel tilbød flere størrelser af cache L2. Fordelen ved at adskille cachehukommelsesprocessoren var at være i stand til at gemme skala på processorchippen, mens du tilbyder forskellige cachehukommelsesstørrelser ved at sætte en anden størrelse chip i sagen.</p>
<p>Denne type komponent forbliver relativt underudviklet, selvom IBM fortsatte med at udvikle MCM -komponenter. Bemærk Power5 af IBM, der blev frigivet i 2004, der ser fire processorer firkantet med en cache L3 -hukommelseschip. Forbindelsen af ​​lopper udføres inde i sagen.</p>
<p> <img src=”https://upload.wikimedia.org/wikipedia/commons/1/1f/Power5.jpg” alt=”IBM Power5″ /></p>
<p>I dag har teknologien udviklet sig, og MCM -chips er til stede i forbrugerprodukter med AMD -processorer. Her kan vi se en EPYC 7702 -processor (frigivet i august 2019) sammensat af 9 sammenkoblede siliciumchips: 8 chips indeholdende kerner og cachehukommelse og en central chip, der forbinder de andre 8, og som administrerer DDR såvel som signalerne d ‘indgang/ Exit (SATA, PCI Express, USB osv.)).</p>
<p> <img src=”https://upload.wikimedia.org/wikipedia/commons/thumb/b/b6/AMD_Epyc_7702_delidded.jpg/309px-AMD_Epyc_7702_delidded.jpg” alt=”AMD EPYC 7702″ /></p>
<p>Men fortæl mig Jamy, hvad er en chiplet ?</p>
<p>Ah ja, jeg afledte lidt <br />Faktisk er en chiplet et af de siliciumchips, der er til stede i en MCM. En chiplet er lavet til at være forbundet med andre chiplets. Ja det er relativt enkelt, men du var nødt til at vise nogle gode fotos for at forstå</p>
<p>Ikke desto mindre for at være lidt mere præcis på betydningen af ​​chipletterne, er ideen ikke nødvendigvis at sætte flere forskellige chips sammen. Der er også en forestilling om generisk chip, der kan genbruges og ikke er dedikeret til en bestemt processorreference.</p>
<h2> Økonomiske aspekter af chipletter </h2>
<p>Efter denne introduktion, mens jeg er billedet, lad os nu forstå, hvorfor chipletterne udvikler sig i fremtiden. For at gøre dette er det nødvendigt at vende tilbage til processen med at fremstille elektroniske lopper.</p>
<p>Sid komfortabelt i en lænestol, fordi turen fra sandstranden vil være lang</p>
<p>Nej, vent ! <br />Vi tilbringer en hel del af fremstillingen af ​​silicium. Hvad der interesserer os er fordelingen af ​​lopper (<em>dø</em>) på siliciumkagen (<em>Wafer</em>) og især udviklingen af ​​udbytte med stigningen i gravering af finesse.</p>
<p>Men inden dette aspekt af udbyttet, må vi tale om den maksimale fysiske størrelse af en matrice. På en siliciumpandekage gentages det samme design af en chip faktisk flere gange (titalls eller endda hundrede gange). Indtrykket af dette design udføres optisk via ultraviolet lys. Der er dog et helt sæt linser og optiske mekanismer, der forhindrer gravering af en enkelt matrice på hele siliciumkagen. <br />Jo mere vi komplicerer lopperne, jo mere ønsker vi at sætte transistorer, så vi må enten øge størrelsen på chippen eller øge delikatessen ved gravering for at passe til flere transistorer i den samme overflade. Men der mærkes også andre begrænsninger og grænser.</p>
<p>Dette er grunden til, at chipletprincippet er interessant at omgå disse grænser: Brug flere små silicumchips, der er forbundet sammen for at gøre en mere kompleks chip, men umulig at gravere på en monolitisk måde.</p>
<p>Nu tilbage til udbyttet (<em>udbytte</em> på engelsk). Først er skiverne runde i form, og vi ønsker at gravere den med rektangulære chips. Hele silicium bruges ikke. Men jo mindre matriser ved kanterne, og jo mere kan vi have hele dør. Det er det samme princip som aliasing i et videospil: jo mere pixels, der bruges til at danne en rund form, er små, og jo mindre er vi klar over, at nicking.</p>
<p> <img src=”https://zestedesavoir.com/media/galleries/17322/2ecbbc82-dab0-45a7-9073-10c6edfb46ae.png” alt=”Venstre: 5 × 5 mm Die – Højre: 1 × 1 mm Die” /></p>
<p>I eksemplet ovenfor, hvis vi rapporterer delvis dør om det samlede antal dies (god og bias), opnår vi et forhold på 13.8 % i tilfælde af dies på 5 × 5 mm og 3.6 % i tilfælde af 1 × 1 mm dør. Jo mindre matrisen, jo mere gyldige dies kan have på kanterne, hvilket øger udbyttet. <br />Du kan også lave en stor matrice -blanding i midten af ​​skiven og bruge mindre matriser ved kanterne for at optimere udbyttet på grund af aliasing.</p>
<p>Sig Jamy, hvorfor bruger vi runde skiver til at fremstille rektangulære lopper ? <br />Det er godt på grund af metoden til fremstilling <em>skiver</em>.</p>
<p>For det andet påvirkes udbyttet af de defekter, der kan vises på skiven. Du kan tænke på støvkorn, der falder på skiven.</p>
<p> <img src=”https://zestedesavoir.com/media/galleries/17322/d484b967-ee27-4ecd-b1d3-a6d12a64246c.png” alt=”Venstre: 5 × 5 mm Die – Højre: 1 × 1 mm Die” /></p>
<p>Jeg genoptog det forrige eksempel ved at tilføje en fejltæthed på 0.5 pr. Cm². Sammenlign nu <em>Udbyttefremstilling</em> hvilket svarer til forholdet mellem antallet af funktionelle dies og det samlede antal producerede produkter. I tilfælde af en 5 × 5 mm matrice er udbyttet 88.4 % Mens med 1 × 1 mm dør, er udbyttet 99.5 %.</p>
<p>Det er derfor dobbelt interessant at have små matriser for at optimere produktionen af ​​elektroniske lopper. Ikke desto mindre kræver vi at skære en kompleks chip i flere mindre chips.</p>
<p>Derudover kan brugen af ​​chipletter gøre det muligt at bruge dør af forskellige finesse af gravering i henhold til funktionerne, der giver mulighed for at modulere omkostningerne ved den endelige chip med ydelsen.</p>
<p>Endelig er et andet økonomisk aspekt at se kompleksiteten ved at udvikle nye funktioner. Dette har en tendens til at have specialiserede virksomheder (eller i det mindste nystartede virksomheder i starten), der tilbyder intellektuelle ejendomsblokke (funktioner) klar til brug. For eksempel vil en processorproducent være i stand til at fokusere på udviklingen af ​​selve processor.</p>
<p>For at lette interoperabiliteten af ​​chipletter, der kommer fra forskellige producenter, har store spillere som Intel, AMD, ARM, Qualcomm, Samsung eller TSMC skabt en kommunikationsstandard mellem Chipplets, UCIE (<em>Universal Chiplet Interconnect Express</em>)).</p>
<h2> To eksempler: AMD og Intel (Altera) </h2>
<h3>AMD EPYC</h3>
<p>I dag bruger flere og flere processorer denne chiplets teknik. AMD bruger chipletter siden den første generation af EPYC -processorer, hvor de forskellige hjerter er knyttet sammen af<em>Infinity stof</em>.</p>
<p>Den første generation af EPYC -processorer så et sæt dies, der kunne sidestilles med komplette processorer, der blev knyttet sammen af<em>Infinity stof</em> At danne den endelige processor. Chiplets var derfor en slags lille autonom processor: Hver matriserede administrerede poster/output og havde sin DDR -controller. <br />Disse dør eller rettere sagt har to <em>Core Compute Complex</em> (CCX, et sæt på fire kerner med cachehukommelse) samt en DDR -controller, administrerer input/output (PCI Express for eksempel) og har kommunikationsmoduler til<em>Infinity stof</em>.</p>
<p>Lille subtilitet, der er altid fire chiplets på en første generation EPYC. For at variere antallet af hjerter, deaktiverer AMD hjerter inde i CCX. For eksempel at have 24 kerner, har CCX kun 3 aktive kerner</p>
<p>Denne første generation brugte derfor princippet om chipletter som en slags kopi/limet dies i stedet for at udvikle en stor monolitisk matrice.</p>
<p>For den anden generation skubber AMD konceptet lidt videre. Faktisk er CCX’erne nu uafhængige, grupperet parvis inden for en <em>Core Compute Die</em> (CCD) forbundet med <em>Infinity stof</em> til en matrice, der styrer DDR og posterne/udgange, der kaldes <em>I/o dør</em> (IOD). <br />AMD udnytter fuldt ud denne øgede adskillelse fra funktioner. Faktisk er CCD indgraveret i 7 nm, mens IOD’en er indgraveret i 14 nm.</p>
<p>Under en AMD -præsentation, der opsummerer passagen i chiplets af EPYC -processorer.</p>
<p> <img src=”https://zestedesavoir.com/media/galleries/17322/71369f76-4395-4ca6-bc46-ad3e3f97dd1e.png” alt=”Evolution of the Architecture of AMD Processors (Source: AMD)” /></p>
<h3>Intel FPGA (Altera)</h3>
<p>Intel -processorer er altid monolitiske chips undtagen et par undtagelser, som vi kunne se i starten af ​​denne artikel. Ikke desto mindre i Intel FPGA (rekonfigurerbar FPGA) sektor bruger chiplets til den nyeste generation, Agilex. <br />Disse chipletter vedrører hovedsageligt den anvendte type transcense (hurtige links) og kaldes <em>Fliser</em>. Hvis Intel tilbyder foruddefinerede intervaller fra disse fliser, skal det være muligt at have tilpasset chips til dine egne behov. <br />Fliserne er divideret med maksimal hastighed af transceivere og protokoller understøttes (Ethernet, PCI Express osv.): 16g til p, 28g for h, 32g for r osv. <br />Intel fremkalder også for fremtiden muligheden for at forbinde tilpassede chipletter, der ville give yderligere funktioner. I øjeblikket har virksomheder frigivet en ADC/DAC (Jariett Technologies) Chiplet såvel som en anden optisk forbindelse (AYAR LABS).</p>
<p> <img src=”https://zestedesavoir.com/media/galleries/17322/26bafd93-f8c7-4330-8929-b0066deaeb3b.jpg” alt=”Intel Agilex Architecture (kilde: Intel)” /></p>
<p>Endelig må vi heller ikke tro på, at chips <em>monolitisk</em> er døde. De har altid fordele, især med hensyn til intern kommunikation og latenstid, hvilket kan være kritisk for visse applikationer, der kræver store chips. <br />Dette er tilfældet med Broadcom og dets switch 400G -chips, hvis valg forklares af designeren i denne video: https: // www.Youtube.Com/watch?V = b-cogmbaug4</p>
<p>Jeg håber, at denne artikel har mere til dig og tilladt dig at vide lidt mere om fremstilling af aktuelle chips. Jeg prøvede at popularisere et komplekst emne, jeg håber også, at jeg var i stand til at holde dig efter det første afsnit <br />Tøv ikke med at efterlade en kommentar, hvis visse punkter forbliver kryptiske for dig, jeg vil prøve at give detaljer.</p>
<h3>6 kommentarer</h3>
<p><img src=”https://zestedesavoir.com/media/galleries/4479/42d6d3b4-bdf3-41c5-bc38-f237a8e10ac0.png” /></p>
<p>Dette svar var nyttigt</p>
<p>Fremragende artikel, tak @ zeql !</p>
<p>”Kast mig til ulve, så returnerer jeg pakken.” – Seneca</p>
<p>Dette svar var nyttigt</p>
<p>Jeg spekulerede på, hvor meget Chiplets fremkomst var i stand til at overveje en vis udvikling i hardware (også <em>forbrugerkvalitet</em> at <em>serverkvalitet</em>) i fremtiden eller endda et paradigmeskifte på den måde, vi designer meget og optimale maskiner generelt.</p>
<p>Visse godt integrerede systemer (især hos Apple) er ikke udelukkende baseret på en meget effektiv “klassisk” CPU, men også på flere specialiserede hjælpesteder, der loser generalist CPU’er. I et begrænset system som en smartphone kan vi finde H265 -transkodningschips, beregningsenheder til AI (<em>Apple Neural Engine</em>) og selvfølgelig den klassiske grafiske enhed.</p>
<p>Derfor tager jeg diagrammet over AMD EPYC fra 2. generation, og jeg spekulerer på, om chipletterne ville være en enkel måde at producere kommercielt og industrielt levedygtige fra de komplette enheder, der går i gang med flere specialiserede chips for at opnå optimal ydelse på visse opgaver. For eksempel kunne en enhed sørge for klassiske CCD’er, men også en DSP, en GPU, Transco H265/AV1/VP9/…, en chip til at gøre AES osv. og tilslut det hele gennem IOD/Infinity Manufacturing. Hver producent af maskiner/servere kunne derfor komponere sin færdige enhed til klar til brug ved at have komponeret sig selv og uden F&U/Faramineurous industrialiseringsomkostninger.</p>
<p>Det minder mig om begrebet APU, men jeg ved ikke, om der er en rapport.</p>
<p><img src=”https://zestedesavoir.com/media/galleries/316/9d27d5cf-afdc-48c9-a188-dbec7e35e4f6.png” /></p>
<p>Dette svar var nyttigt</p>
<blockquote><p>Jeg spekulerede på, hvor meget Chiplets fremkomst var i stand til at overveje en vis udvikling i hardware (også <em>forbrugerkvalitet</em> at <em>serverkvalitet</em>) i fremtiden eller endda et paradigmeskifte på den måde, vi designer meget og optimale maskiner generelt.</p> <p>Visse godt integrerede systemer (især hos Apple) er ikke udelukkende baseret på en meget effektiv “klassisk” CPU, men også på flere specialiserede hjælpesteder, der loser generalist CPU’er. I et begrænset system som en smartphone kan vi finde H265 -transkodningschips, beregningsenheder til AI (<em>Apple Neural Engine</em>) og selvfølgelig den klassiske grafiske enhed.</p> <p>Derfor tager jeg diagrammet over AMD EPYC fra 2. generation, og jeg spekulerer på, om chipletterne ville være en enkel måde at producere kommercielt og industrielt levedygtige fra de komplette enheder, der går i gang med flere specialiserede chips for at opnå optimal ydelse på visse opgaver. For eksempel kunne en enhed sørge for klassiske CCD’er, men også en DSP, en GPU, Transco H265/AV1/VP9/…, en chip til at gøre AES osv. og tilslut det hele gennem IOD/Infinity Manufacturing. Hver producent af maskiner/servere kunne derfor komponere sin færdige enhed til klar til brug ved at have komponeret sig selv og uden F&U/Faramineurous industrialiseringsomkostninger.</p> <p>Det minder mig om begrebet APU, men jeg ved ikke, om der er en rapport.</p> </blockquote>
<p>Så du skal vide, at en chip ofte udføres med IP (intellektuel ejendom): en funktion, der sælges ganske klar på “transistorer” -niveauet, men det skal integreres i dets design. <br />Et klassisk eksempel er en DDR3 -controller på på -bordmikrokontroller. Producenten af ​​mikrokontrolleren mestrer ikke nødvendigvis DDR3 og har ikke færdighederne, tiden (hverken ønsket) til at oprette en DDR3 -controller. Han køber derfor en IP fra en controller og integrerer ham i sit design.</p>
<p>Du skal lykkes med at se forskellen mellem muligheden for en IP og en chiplet. For mig er chipleten der for at komme og medbringe en eller flere avancerede funktioner, og som allerede har bestået testene af graveringen, derfor et ekstra trin i designet. Men der er stadig problemet med at teste den fulde jord med alle chipletter. Så vi kan ikke skabe hundreder af variationer som en LEGO. Det kræver et minimum af økonomisk virkelighed. <br />Men ja, for et bestemt bind kan vi oprette à la carte -stikkontakter.</p>
<p>Den store fordel er på produktionssiden af ​​chippen: Hvis en IP kan afvises for forskellige graveringsfinesse, er en chiplet til fordelen ved at være i stand til altid forbedres med mindre gravering.</p>
<p>Dette svar var nyttigt</p>
<p>Desuden troede jeg, at chipletterne kunne bruges i et modulopbygget design. Du tager et design med 4 chips, lopperne med fejl distribueres i hele produktionen, og dem med 3 chips, der fungerer på 4, vil være et interval nedenfor og lidt billigere end dem med de 4, der arbejder.</p>
<p>Hvilket forenkler design og industrialisering i relation til konventionel drift.</p>
<p>Elsker af gratis software og GNU/Linux Fedora Distribution. #Jesuisarius</p>
<p>Dette svar var nyttigt</p>
<p>Tak for denne interessante mega -artikel. Jeg ville elske dig for meget tid til at detaljere hvert punkt, som du ikke forklarer i tutorial for virkelig at forstå ting, men interessant alligevel .</p>
<h2>Brug af chiplet designsæt til at hjælpe med at bane vejen for 3D IC heterogen integration</h2>
<p><img src=”https://images.sw.cdn.siemens.com/siemens-disw-assets/public/6larn96cNU9ptvNkx8YUMl/en-US/eda.jpg?auto=format,compress” alt=”Billede af en SOC med et designfillag, der er overlejret over toppen” /></p>
<p>En chiplet er en ASIC -matrice, der er specifikt designet og optimeret til drift i en pakke sammen med andre chipletter. Heterogen integreret (HI) involverer integante flere die eller chipletter i System-in-Package (SIP) chipplets. Disse enheder, der tilbydes at være hensyntagen til fordele, omfattede ydeevne, strøm, område, omkostninger og TTM.</p>
<p>Chiplet Design Exchange (CDX) består af EDA -leverandører, chiplet <br />Udbydere/samlere og SIP -integratorer og er en åben arbejdsgruppe til at anbefale standardiserede chipletmodeller og arbejdsgange for at lette et chiplet -økosystem. Dette webinar opsummerer Chiplet Design Kits (CDKS) tilbyder til at hjælpe med at standardisere 2.5d og 3.D IC -design for at skabe et åbent økosystem.</p>
<p><h2>Opbygge et økosystem til vellykket 2.5D og 3D Chiplet Model Integration</h2></p>
<p>I lighed med en SOC -proces har du brug for et økosystem til chipplets. Nøgle muliggør generel markedsoptagelse og implementering af chipletbaserede design inkluderet:</p>
<ul>
<li>Teknologi: 2.5 D Interposition og 3D Stablede Die Manufacturing and Assembly Processes</li>
<li>IP: Standardiserede chipletmodeller</li>
<li>Arbejdsgange: EDA -designstrømme og PDK, CDK, DRM & forsamlingsregler</li>
<li>Forretningsmodeller: Chiplet Marketplace</li>
</ul>
<p>CDX’s oprindelige fokus er 2.5D Interposing-baserede chipletmodeller med 3D for at følge. Lær mere om disse bestræbelser på webinaret.</p>
<p>Chiplet Design Exchange (CDX) består af EDA -leverandører, chipletudbydere/samlere og SIP -integratorer og er en åben arbejdsgruppe til at anbefale standardiserede chipletmodeller og arbejdsgange for at lette et chiplet -økosystem. Dette webinar opsummerer Chiplet Design Kits (CDKS) tilbyder til at hjælpe med at standardisere 2.5d og 3.D IC -design for at skabe et åbent økosystem.</p>
<p><h2>Opbygge et økosystem til vellykket 2.5D og 3D Chiplet Model Integration</h2></p>
<p>I lighed med en SOC -proces har du brug for et økosystem til chipplets. Nøgle muliggør generel markedsoptagelse og implementering af chipletbaserede design inkluderet:</p>
<ul>
<li>Teknologi: 2.5 D Interposition og 3D Stablede Die Manufacturing and Assembly Processes</li>
<li>IP: Standardiserede chipletmodeller</li>
<li>Arbejdsgange: EDA -designstrømme og PDK, CDK, DRM & forsamlingsregler</li>
<li>Forretningsmodeller: Chiplet Marketplace</li>
</ul>
<p>CDX’s oprindelige fokus er 2.5D Interposing-baserede chipletmodeller med 3D for at følge. Lær mere om disse bestræbelser på webinaret.</p>
<h2>Lækket billede afslører et ambitiøst design af chiplet til GPU AMD Radeon</h2>
<h2>Lækket billede afslører et ambitiøst design af chiplet til GPU AMD Radeon</h2>
<ul>
<li>ved</li>
<li>I nyheder</li>
<li>Den 16. august 2023</li>
</ul>
<p><img src=”https://ts2.space/wp-content/uploads/2023/07/mfrack_realistic_photo_of_man_reading_local_website_news_290d7e84-09e1-4d6b-92b3-60861d600482-1024×574.jpeg” alt=”Lækket billede afslører et ambitiøst design af chiplet til GPU AMD Radeon” width=”1024″ height=”574″ /></p>
<p>Et lækket billede er dukket op og afslører et GPU -design med Radeon Chiplets, angiveligt fra et annulleret projekt fra Navi 4C Chip 4C. Designet til stede mellem 13 og 20 forskellige chipletter på en enkelt GPU, der vidner om den ambitiøse AMD -tilgang. Denne mere komplekse chiplet -design adskiller. Mens den forrige iteration af GPU blev betragtet som en første generation, brugte den ikke et rigtigt chiplet -design som de nylige Ryzen -processorer af AMD. Imidlertid repræsenterer undfangelsen af ​​Navi 4C afsløret et betydeligt fremskridt, fordi det indeholder flere beregningschipletter, samt forskellige I/O -chipletter, på et enkelt underlag. Det lækkede billede præsenterer 13 chipletter, med muligheden for yderligere hukommelsescontrollerchips, der ikke vises på billedet.</p>
<p>For at bekræfte ægtheden af ​​billedet fremhæves et relevant patent på 2021, der diskuterer begrebet modularitet i parallelle processorer. Patentmønstrene ligner tæt på det design, der er vist i det lækkede billede, og antyder endda muligheden for flere chipletter på den anden side af den tværgående kop.</p>
<p>Desværre er designet af den GPU, der er præsenteret i det lækkede billede, annulleret. Dette stemmer overens med de nylige forhold, der antyder, at AMDs accent til den næste generation af GPU vil være på Navi 43 og Navi 44 monolitiske chips beregnet til offentligheden snarere end på high -end komponenter. Det spekuleres imidlertid i, at AMD omdirigerer sin bestræbelser på udviklingen af ​​en GPU, der består af flere beregningschipletter til det high -end -segment af dets fremtidige række af grafikkort, potentielt med rDNA 5.</p>
<p>Selvom realiseringen af ​​flere beregningschipletter til spilgrafik er mere kompleks end for traditionelle CPU -beregninger, opfattes AMDs beslutning om at overvinde designhindringer nu og arbejde på en bedre løsning for rDNA 5. Det ville have været fordelagtigt for AMD at have en redningsplan, såsom en ny knude til en forbedret version af Navi 31.</p>